- 定义与分类：芯片设计是将电子系统转化为物理集成电路的复杂过程，需多阶段协作与严格验证，分为数字芯片设计（如 CPU、GPU）和模拟芯片设计，本文聚焦数字芯片设计。
- 设计层级：从顶层到底层依次为系统层、RTL 层（寄存器传输层）、门级层（门电路）、晶体管层、布局布线层、掩模层，掩模层为最底层，输出物为掩模（光掩模版），是光刻机光刻的关键依据。
- 设计思路：早期为 “自底向上”，工程师手绘物理版图后拼接；当前主流 “自顶向下”，先完成系统级设计与 RTL 级设计，再推进下层细节设计。
- 核心工具：依赖 EDA（电子设计自动化）工具，全球第一梯队为 Synopsys、Cadence、Siemens EDA，市场占有率超 70%；国内企业如华大九天市场份额较小。
- IP 核：即知识产权核，分软核（HDL 语言形式，灵活但性能难优化）、固核（网表形式，参数化）、硬核（版图形式，工艺优化但灵活性低），可重复使用以减少设计工作量。
为设计第一步，团队与客户及利益相关方沟通，明确芯片功能、应用环境、算力、成本、功耗、接口、安全等级等需求，转化为基本参数，形成《芯片规格说明书》（Spec），确定设计基本要求。
架构工程师依据 Spec 设计实现方案，包括芯片架构（如多核、异构集成架构）、业务模块、供电、接口、时序、性能指标等，划分软硬件实现部分，决定 IP 核采购与自研内容，平衡功能与性能。
⠀
- HDL 编码：用 Verilog 或 VHDL 语言进行 RTL 级代码描述，表述芯片逻辑功能与数据传输，如 32 位加法器的 Verilog 代码。
- 仿真验证（前仿真）：借助 VCS、Verdi 等工具，输入激励信号检测输出波形，验证逻辑功能正确性，忽略物理延迟，仅关注功能。
- 逻辑综合：用 Design Compiler 等工具将 RTL 代码翻译为门级网表，经翻译（转通用门级电路）、优化（按 PPA 约束调整）、映射（匹配工艺库）三步完成，为后端设计输入。
- 静态时序分析（STA）：用 Prime Time 工具，不依赖激励，检查建立时间、保持时间违例，确定芯片最高工作频率，分析时钟质量。
- 形式验证：通过数学手段对比当前设计与黄金设计（功能验证后的 HDL 设计），确认功能等效性，评估代码与功能覆盖率。
- 可测性设计（DFT）：插入扫描链、BIST 等架构，提升电路测试能力，方便后续故障排查，输出扫描网表。
- 物理布局：含布局规划（确定核心区域、电源网络、关键模块位置）、布局（放置标准单元等，平衡利用率与时序）、时钟树综合（对称布线时钟信号，控制延迟差异）、布线（连接单元与 I/O pad，满足工艺规则），输出版图。
- 寄生参数提取与信号完整性分析：提取导线电阻、耦合电容等寄生参数，分析信号噪声、串扰，避免信号失真。
- 后仿真与验证：后仿真注入物理参数，验证时序、功耗与可靠性；物理验证含 LVS（版图与原理图一致性）、DRC（设计规则）、ERC（电气规则）检查；再次进行 STA 与形式验证，确保功能与时序无误。
- 功耗分析与工程变更（ECO）：分析 IR drop 与电迁移，用 Redhawk 等工具优化；ECO 局部修改版图，解决违例问题，避免重新设计。
- 签核与流片：签核为流片前最后检查，通过所有验证后，以 GDSⅡ 格式输出版图至晶圆厂；流片即试生产，晶圆厂依版图制掩模，生产样片，测试成功后批量生产，失败则需调整或放弃。
- 市场规模：2020-2024 年全球芯片设计市场复合增长率 9.8%，2024 年超 4800 亿美元；中国市场占比从 19% 升至 28%，增长迅猛。
- 设计难度：高端数字芯片（如 CPU、手机 SoC）结构复杂、晶体管多，需数百至上千人团队，耗时 1 – 数年，投入上亿至百亿美元；简单芯片（如部分数模混合芯片）需 1-1.5 年，投入百万至千万元，中小型团队可完成。
